[보고서] VHDL 디지털 시계 / / digital clock.VHD ..
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작성일 23-02-02 09:42
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COMPONENT CLK_DIV PORT ( CLK IN STD_LOGIC; CLK_1H OUT STD_LOGIC; CLK_100H OUT STD_LOGIC ); END COMPONENT; --선택모드를 위한 설정. COMPONENT WATCH PORT ( CLK_1H IN STD_LOGIC; CLK_100H IN STD_LOGIC; SW_MODE IN STD_LOGIC; SW_F1 IN STD_LOGIC; SW_F2 IN STD_LOGIC; ...
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digital_clock.VHD DIGITAL...
설명
다.) BEEP OUT STD_LOGIC; -- 모드 표시 LED_MODE OUT STD_LOGIC_VECTOR (2 DOWNTO 0)); END digital_clock; ARCHITECTURE A OF digital_clock IS --10KHz의 클럭입력을 사용하여 1Hz와 100Hz의 클럭을 발생시킨다.순서
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digital_clock.VHD DIGITAL...
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레포트 VHDL 디지털 시계 / digital clock.VHD
digital_clock.VHD DIGITAL_CLOCK에 대한 FINAL FILE LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY digital_clock IS PORT ( -- 10KHz 클럭입력 CLK IN STD_LOGIC; -- 모드 변환 버튼 SW_MODE IN STD_LOGIC; -- 설정 위치 변경 버튼 SW_F1 IN STD_LOGIC; -- 값 변경 버튼 SW_F2 IN STD_LOGIC; -- 7segment data SEGMENT OUT STD_LOGIC_VECTOR (7 DOWNTO 0); -- 7segment 디스플레이 위치 지정 COMMON OUT STD_LOGIC_VECTOR (7 DOWNTO 0); -- 알람 설정 표시 ALARM_ON OUT STD_LOGIC; -- 알람 출력( LED로 표시한다.
